5nm后的布局

代工厂在迈过了7nm量产大关后，开始准备7nm之后下一波的工艺。这对他们的高端客户来说，将面临无数令人困惑的选择，因为他们不知道是应该在5nm下开发芯片，还是等到3nm再开发？或者选择介于两者之间的节点。

与3nm相比，5nm的路径是明确的。但5nm之后，布局将变得开始复杂，因为代工厂添加了半节点流程，如6nm和4nm。移动到这些节点中的任何一个都是非常昂贵的，而且好处并不明显。

还有一个值得关注的问题是代工业的萎缩。在最高级的节点上可以选择的代工厂越来越少。随着时间的推移，由于成本的飙升和客户群的减少，该代工领域已经在缩小。带来的问题是，供应商越少了，技术和定价的选项就越少。

今天，三星和台积电是唯一两个能够提供7nm及以下工艺的代工供应商，英特尔和中芯国际的先进工艺正在开发中。芯片巨头英特尔，在商业代工业却是一个小角色。英特尔一直在努力输出它的10nm工艺，而中芯国际的7nm的产品还没有确切的时间表。

同在先进节点7nm的三星和台积电，使用的都是finFET技术。这两家都计划把finFET扩展到5nm。与传统的平面晶体管相比，finFET是一种三维结构，具有更好的性能和更低的漏电流。

在3nm处，三星正在从finFET过渡到一种新的晶体管结构，称为纳米片FET，这是finFET的一种演变。而台积电并未披露其3nm计划，这使得许多代工客户处于等待状态。消息人士称，台积电正在评估几种选择，包括纳米片、纳米线和增强型finFET。英特尔、台积电和其他公司也在研究新的先进封装，作为一种可能的扩展选项。

尽管如此，晶体管技术可以在3nm下向各个方向发展，finFETs仍在发挥作用，但这项技术需要一些突破。根据一个组织的路线图，在3nm处可能会过渡到一个新架构，或过渡到2nm的半节点。

“5nm仍然是一个finFET，” IMEC的逻辑项目主管Naoto Horiguchi说。“假设在N3，我们正进入从finFET到其他器件架构的过渡期。我们相信这个架构是纳米片。”

纳米片FET是一种环栅（GAA）结构，但这并不是唯一的情况。“这个行业非常保守。他们将尽可能延长finFET的寿命，”Horiguchi说。“3nm时，我们有一个使用finFET的窗口。但是，我们需要在整体方面为finFET进行若干工艺的创新改进。

那么，芯片制造商是停留在7nm还是迁移到5nm、3nm，还是新的半节点呢？7nm为大多数应用提供了足够的性能，这决定了它将是一个长期采用的节点。虽然在7nm以后，仍有几个可供选择的高性能节点，但成本都很高，另一个问题是这些新技术是否会按期出现，还有待观察。

▲ 平面晶体管vsfinFETvs纳米片FET

（资料来源：三星）

代工行业大调整

一个芯片由晶体管组成，它们在器件中起开关作用。几十年来，集成电路行业一直与摩尔定律同步，该定律指出，芯片的晶体管密度每18到24个月就会翻一番。

因此，在这段时期，芯片制造商引入了一种使晶体管密度更高的新工艺，让业界能够降低每一个晶体管的成本。在每一个节点上，将晶体管性能提高了0.7倍，在原来相同的功耗下提高40%的性能，面积减少50%。

摩尔定律让集成电路产业蓬勃发展。例如，从20世纪80年代开始，它就以更低的价格为速度更快的PC铺平了道路。

据IBS称，到2001年，已有超过18家芯片制造商可以加工130nm，这是当时是最先进的工艺。

到2010年底，由于晶圆厂和工艺成本上升，在成本压力下，许多芯片制造商转向了“轻代工”（fab-lite）模式。换句话说，他们一边在自己的工厂生产芯片，同时将某些芯片外包给其他代工厂。

随着时间的推移，已经有越来越少的芯片制造商能够自己生产较前沿的芯片。有些人甚至退出了这项业务走向Fabless。

尽管如此，代工模式从2000年开始起步，虽然代工厂在技术上落后于英特尔和其他公司，但它们仍然为设计公司提供了各种工艺。

大的变化发生在20nm，当传统平面晶体管因遭遇短沟道效应而无路可走，英特尔在2011年转向了新一代的被称为22nm finFETs的晶体管技术，各代工厂随后逐渐在16nm/14nm节点下迁移到finFETs。

与平面晶体管相比，finFETs有几大优点。“在finFETs中，整个晶体管沿垂直方向拉伸，使沟道从衬底中凸起，栅极围绕鳍的三个侧面。”应用材料的Matt 全球产品管理总监Cogorno在其博客中说。“在一定的二维空间中，栅极以较大的接触面积可以更好地控制漏电流。”

FinFETs也是更复杂的器件，它很难在每个节点上制作和缩放，因此，工艺研发成本猛增。所以现在，节点完全缩放的节奏已经从18个月延长到2.5年或更长。

于此，集成电路的设计成本也在不断攀升。根据Gartner的数据，设计28nm平面器件的成本从1000万美元到3500万美元不等。相比之下，设计7nm系统芯片（SoC）的成本从1.2亿美元到4.2亿美元不等。

“设计成本因SoC的复杂性而变化很大，”Gartner的分析师Samuel Wang说。“大约三分之二涉及硬件芯片设计。其余的成本包括软件开发、掩模成本和良率改进。随着时间的推移，设计成本也会下降。”

尽管如此，成本趋势已经改变了IC的格局。随着时间的推移，能够承担最先进节点设计成本的IC公司越来越少。这些公司中的许多家现在主要依靠代工厂来满足生产需要。

客户的减少和不断飙升的制造成本，已经影响到了领先的代工行业。例如，在16nm/14nm全球代工市场中，有五家芯片制造商/代工厂：英特尔、三星、格罗方德、台积电和UMC，中芯国际还处在研究阶段。

但在7nm时，出现了另一个转变。考虑到投资回报率等因素，格罗方德和UMC去年停止了各自的7nm制程努力，而专注做16nm/14nm市场。

剩下的三家情况是，三星和台积电正在全力冲刺7nm及更高级的节点。英特尔在一再推迟之后，计划在2019年中期前出货10nm，7nm计划在2021年出货。与此同时，中芯国际还没有一个时间表。

但现实情况是，并非所有代工客户都需要高级节点，28nm及以上的市场仍很活跃。“这主要取决于产品订单，”Gartner的Wang说。“有些产品需要高的性能，设计者仍然可以使用旧节点达到。具有非主流工艺的设计可以与N-1和N-2节点共存。”

很多人同意这一观点。“从经济角度来看，现在已经没有多少公司能够负担得起快处于亏损边缘的硅技术，厂家越来越少。对于高性能的市场，总是会有先进工艺需求。但从供应链上看，从量的角度来看，已近开始分裂走向两个方向。前沿技术总有一天需要7、5甚至3nm，但并不一定是现在，”UMC商业管理副总裁WalterNg说。

尽管如此，在服务器和智能手机等特定应用中仍需要先进节点的芯片。随着大量新的人工智能芯片初创公司浮出水面，许多公司正在设计用于机器学习和深度学习的芯片，这也是先进节点工艺未来新的市场。

“毫无疑问，能够比现在快10倍的计算速度将是商业上有竞争力的需求，即使对于非技术市场也是如此。D2S的首席执行官Aki Fujimura说，“对更多计算能力的需求几乎没有尽头。”

“对计算能力的需求经历了几个转变，首先是GPU，然后是最近的深度学习，” Fujimura说。

人工智能芯片是否需要5nm及以下的工艺节点尚不清楚，但更多的计算能力是需求。但迁移到这些节点并没有变得更容易或更便宜。

5纳米到3纳米的最终玩家

台积电在2018年初的重大里程碑，是它成为世界上第一家7nm供应商。接着，三星进入了7nm竞赛。根据IC Knowledge and TEL，基于finFET的7nm工艺包括56nm到57nm的栅间距和40nm的金属间距。

在其第一版7nm中，台积电使用了193nm的浸入式光刻和多重图形法。今年晚些时候，台积电将采用EUV光刻技术的新版本7nm工艺。EUV简化了工艺步骤，但它是一种昂贵的技术，本身有一系列挑战。

现在，台积电正在为2020年上半年的新5nm制程做准备。台积电的5nm技术速度快15%，比7nm功耗低30%。第二个版本的5nm将于明年推出，速度快7%。两个版本都将使用EUV。

台积电5nm牵引力得益于，预计到2020年，苹果、海思和高通的5nm产量将高速增长。IBS首席执行官Handel Jones表示，“到2020年第四季度，5nm晶圆产量将达到每月4万至6万片。”

台积电5nm采用率低于7nm。首先，5nm是一个全新的工艺，具有更新的EDA工具和IP。此外，它的成本更高。根据Gartner的数据，一般来说，设计5nm器件的成本从2.1亿美元到6.8亿美元不等。

一些芯片制造商希望走7nm的迁移路径，而不需要高成本的5nm。因此，台积电最近推出了一种半节点选项6nm，这是一种权衡后的成本较低的选项。

“N6和N5的数字看起来很接近，但仍有很大差距，”台积电首席执行官C. C. Wei在最近的一次电话会议上说。“与N7相比，N5的逻辑密度增加了80%。N6与N7相比仅为18%。所以可以看到在逻辑密度和晶体管性能上有很大的不同。因此，N5芯片的总功耗较低。N5是一个完整的节点，客户需要时间来设计他们的新产品。N6的妙处在于，如果他们已经在N7中进行了设计，他们只需花费很少的精力就可以进入N6。客户将根据他们的产品特点和市场情况决定用哪一个。”

与此同时，三星的5nm预计将于2020年上半年推出。与7nm相比，三星的5nm finFET技术在逻辑领域提供了高达25%的密度增长，功耗降低20%，性能提高10%。

三星还推出了新的6nm半节点，为客户提供另一个选择。三星代工营销副总裁RyanLee表示：“6nm具有7nm的可扩展性优势，并且IP可以重用。”在其路线图上，三星也在开发4nm的finFET工艺。到目前为止，关于这项技术的公开信息还很少。

5nm后，下一个完整节点是3nm。3nm并不是虚晃一枪，据IBS称，3nm芯片的设计成本从5亿美元到15亿美元不等，工艺开发成本从40亿美元到50亿美元不等，而工厂的运营成本从150亿美元到200亿美元不等。IBS的Jones说，“基于相同的成熟度，3nm的晶体管成本预计将比5nm高20%到25%。与5nmfinFETs相比，预期性能提高15%，功耗降低25%。”

三星是迄今为止唯一宣布其3nm计划的公司。对于这个节点，代工厂将迁移到一个新的环栅技术，称为纳米板。台积电尚未披露其计划。“在3nm，三星在2021年有很高的可能性大规模生产，”Jones说。“台积电正在加速发展，试图缩小与三星的差距。”

据消息人士称，台积电在3nm开始研究纳米片finFET、纳米线finFET，甚至是finFET。扩展finFET的一种方法是在沟道中使用锗高迁移率材料，今天的finFET器件在沟道中使用硅或锗硅（SiGe）。一个更大的锗掺杂提高沟道的迁移率，而控制缺陷是这里的挑战。

扩展finFET是很有意义的，3nm的finFET为今天的5nm finFET提供了迁移路径，但也遇到一些挑战。理论上，当鳍宽达到5nm时，finFET达到极限。“今天，我们在一个标准单元中使用了两个用于NMOS的鳍和两个用于PMOS的鳍，” IMEC的Horiguchi说。“3nm的一个重要方面，我们需要在标准单元设计方面采用单鳍结构，单鳍必须具有足够的驱动能力。为了将finFET扩展到N3，我们需要一种特殊的技术来增强单鳍功率和/或减少后端寄生效应。“

除了高迁移率finFET外，下一个选择是环栅。2017年，三星推出了3nm的多桥沟道FET（MBCFET）。MBCFET是一种纳米片FET。三星的首款MBCFET将于2020年投入风险生产。

纳米片比finFETs有一些优势。在finFETs中，栅覆盖在鳍的三个面上。在纳米片中，栅极位于鳍的四个侧面，从而能够更好地控制电流。

与5nm相比，三星的纳米片FET的逻辑区域密度提高了45%，功耗降低了50%，性能提高了35%。“在可扩展性方面，finFET结构有一些限制，因为电源电压不能降低到0.75伏以下。我们利用这种纳米板结构进行了创新，将电源电压降低到0.7伏以下，“三星的Lee 说。

有几种类型的环栅技术：纳米片FETs和纳米线FETs。环栅是从finFET进化而来的。与纳米线FETs相比，纳米片FETs具有更宽的沟道，这转化为更高的性能和驱动电流。

对于环栅来说，存在一些挑战。一般来说，它们只提供超过5nm finFETs的适度规模提升。在工厂里制造环栅技术是挑战。

“当你在3nm及以下开始下一代环栅时，这增加了另一个数量级的复杂性，”Lam Research的执行副总裁兼首席技术官Richard Gottscho说。“起初，它看起来像是对finFET的改进，但是需求越来越严格，而且环栅架构的复杂性明显大于finFET。”

在纳米片制程流程中，第一步是在衬底上沉积薄且交替的锗硅层。应用材料公司工程管理高级总监Namsung Kim在最近的一次采访中说。“既然我们有锗的含量，我们需要有一个良好的屏蔽衬底层。”

该行业多年来一直在为环栅工作，但仍存在一些挑战。“主要的挑战之一是寄生电容，”Kim说。“环栅技术最主要的挑战有两个。一个是内隔离器，一个是衬底隔离。”

未来会是什么？

那么环栅或纳米片会延伸多远呢？“纳米片可以扩展两个或三个节点。代工厂可以在N3引入纳米片。下一代可能是肯定的。之后，我们需要改变纳米片集成或体系结构。但它仍然是一个纳米片架构，”IMEC的Horiguchi说。

在研发方面，业界正在研究在先进节点如何改进环栅finFET。在这一点上，环栅器件只比finFET提供适度的规模提升。例如，IMEC以前的纳米片的栅极间距为42nm，金属间距为21nm。相比之下，5nm场效应晶体管的栅极间距可能为48nm，金属间距为28nm。

在实验室中，IMEC已经演示了P型双叠层环栅器件的可扩展性，该器件的沟道中含有锗。IMEC采用无扩展方案，开发了一种栅极长度约为25nm的纳米线。这也可以调整为纳米片。与以前的版本一样，导线尺寸为9nm。

锗可以起到一个作用使finFET延伸到5nm及以下。IMEC证明GenFinFETs具有创纪录的高Gmsat/SSsat和 PBTI可靠性。这是通过改进替代栅的高K工艺来实现的。

仍有待观察的是，finFET技术是否会扩展到3nm？目前还不清楚纳米片是否会按计划推出。事实上，在不断变化的环境中，有许多未知和不确定性，也没有一个明确的时间表来确定何时这些内容会变得更加清晰起来。

原文来自智慧产品圈